在过去的几年中，工业界对3D技术的兴趣与日俱增，因为其更高的器件密度和更加出色的系统性能而被人们寄予厚望。在这种技术条件下，芯片会变得更薄，堆栈和互连也变得更加合理。如今，各种3D集成技术都在研发之中，根据不同的需求各自有其特点。其中的一种技术叫做3D堆栈集成电路技术（3D-SIC）,它致力于将很薄的集成电路直接堆积起来，各层之间通过具有极高密度（高达106cm-2）且穿越Si的互连线连接。3D-SIC互连技术提供了一种后道全局线互连的替代方法。这项技术的一个典型应用就是将大型的芯片内系统分割成模块堆叠系统。首先，较大的单元可以分割在多个堆栈层上（比如芯片上堆叠的存储器）。在随后的过程中，单系统中分布在不同Si层的IP模块可以通过3D-SIC技术进行互连。信号延迟、能量损耗、系统尺寸的减小以及性能的改进，都只是这项技术众多优点中的一部分。

    总体来讲，结合了传统或者现代封装技术的大马士革结构技术和诸如金属电介质混合连接技术在3D-SIC解决方案中具有很强的代表性。IMEC的3D-SIC技术使用这样一种工艺流程，即通过单大马士革工艺实现Si层之间的铜通孔互连（TSV），这步工艺在前道和接触孔工艺之后，但位于后道金属层之前。这种工艺使得1-5μm直径的小尺寸通孔成为可能，同时使得与前道区域的阻断最小化。更进一步，这些通孔不会阻断后道互连线的区域。在后道连线完成之后，Si会被从衬底底部去除从而打开通孔，随后硅片之间会堆叠起来并使用直接的Cu-Cu互连或者Cu-介质层互连。

    使用Cu进行穿越Si的通孔填充

    采用电化学方法用Cu填充TSV是制造流程中很重要的一步。用Cu进行TSV填充时需要保证没有缺陷产生，从而保证堆叠的多芯片器件中没有可靠性的问题。另外，电镀工艺的持续时间在很大程度上决定了全部的制造成本，因此需要将其最小化。过多的Cu淀积，比如在硅片顶部表面多余的铜，要尽可能的少，这是为了减少化学机械抛光(CMP)的时间。最后，对于Cu电镀液内添加剂的含量对Cu电镀机理的影响，在过去的研究中也很少被提及。

    文章中，我们研究了两种应对上述挑战的方法。在第一种方法中，我们着力于发现电镀工艺中添加剂的作用和电流密度的影响。在第二种方法中，我们着力于减少硅片表面Cu的淀积。两种方法都得到了没有空洞的电镀Cu填充的3D通孔，同时电镀时间也大为缩短。

    方法一：优化添加剂成分和电流密度

    在最理想的情况下，被电镀Cu完全填充的通孔应该没有空洞，并且有尽可能少的残留铜。从经济的角度看，填充时间最好尽可能的短。填充的结果依赖于几个因素，比如电镀时的电流密度和填充工艺中添加剂的成分。添加剂包括有机平坦剂和促进剂，它们存在于电镀液内并影响表面反应。

    IMEC已经详细研究了添加剂成分和电流密度对Cu电镀工艺的影响。为了达到这个目的，我们在200mm硅片上使用深反应离子蚀刻设备准备了直径5μm、深度25μm的通孔。电镀实验使用具有三个可旋转磁电极的设备完成。为了研究添加剂的影响，我们准备的电解液包含0.8MCuSO4•5H2O\0.7MH2SO4,20ppm的聚乙烯乙二醇（PEG）和60ppm的Cl-(NaCl,Sigma-Aldrich)。在电解液中添加了不同含量的二硫化物作为促进剂(SPS,RaschigGmbH,Germany)，JanusGreenB(JGB,Sigma-Aldrich)作为平坦剂。

    实验表明，当使用2ppm的SPS和10ppm的JGB时，在淀积的开始阶段需要使用高达-5mA/cm2的电流密度来保证无空洞的填充。为了减少填充时间而增加电流密度会导致通孔的底部形成空洞。这个局限性可以通过如下方法克服，即通过两个恒电流的步骤，一旦通孔的底部已经被铜部分填充，电流密度可以增加到-15mA/cm2(图1）。